Verilog-HDL 基本文法

■識別子
・信号や定数モジュール名、パラメータ等につける名前のこと
・アルファベット、数字、_（アンダースコア）、$（ダラー）が使用可能
・識別子の先頭はアルファベットかアンダースコア
・予約語は使えない

■論理値
0：論理０
1：論理１
Z または z ：ハイ・インピーダンス
X または x ：不定値

■数値表現
ビット数'基数に続き数値
4'b0101 ４ビット バイナリ 0101
16'sh12AB 符号付 16ビット ヘキサ 12AB（Verilog2001）
123 32ビット 10進数 123
・10進数は不定やハイインピーダンス指定が出来ない
・読みやすさ向上のため任意の場所を _ で区切ると良い
・ビット長表記が無いと32ビットとして処理

■wire
・ネット型データ（信号）
wire xrst, clk; //２つの異なる名前のwire型信号
wire [7:0] dat1, dat2;//８本のバス状信号から成るwire型信号２組

・ビットフィールド
wire [15:0] dat; //と宣言されているとして
dat[0] //datの０ビット目１本の信号
dat[15:8] //datの15～８の８本の信号
dat //datの１６本の信号全体

■reg
・レジスタ型データ（信号）
宣言とビットフィールドについてはwireをregに読みかえて同じ