Verilog-HDL モジュール定義の骨格

module モジュール名称 (ポートリスト);

  input 入力信号名;
  output 出力信号名;
  inout 双方向信号名;

  wire 内部信号名;
  reg 内部信号名;

  パラメータ宣言

  ポート宣言

  モジュール内信号定義

  function宣言

  インスタンシエーション

  assign文

  always文

  initial文 ※

endmodule

※論理合成の対象外