Verilog-HDL always @()構文

【論理合成可能なイベント式】

項	イベント式	意味
１	@(posedge signal1 or negedge signal2)	signal1が立ち上がった 又は signal2が立ち下った場合に begin ～ end内を実行
２	@(signal1 or signal2)	signal1 又は signal2に変化があった場合に begin ～ end内を実行

• クロックとリセットでの記述例は　always @(posedge clk or negedge xrst)  となる。
• 非同期リセットはレベルで動作するので negedge xrst には違和感があるが、negedgeを外して記述すると両エッジで動作してしまうし、この場合clkの立ち上がりの動作との区別が付かない。その為この記述になる。