Verilog-HDL シミュレーション結果保存テンプレート

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// 結果をファイルに保存
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integer mcd;
initial mcd = $fopen("D:/Project/ABC/tp00_dmp.txt");

reg file_strb ; // ストローブポイントモニタ

always begin
  file_strb = 0;
  #(STEP*0.9);
  file_strb = 1;
  $fdisplay(mcd,"%b %b %b %b %h %h %b %h",
                 top_sim_01.CS_SPI, top_sim_01.SCK_SPI, top_sim_01.MO_SPI,
                 REG_IRQ, REG_READDATA,
                 top_sim_01.ADDRESS_DPRAM, top_sim_01.WREN_DPRAM, top_sim_01.WRDATA_DPRAM);
  #(STEP*0.1);
end

RAMモデルのシミュレーション

Modelsim-Altera でのシミュレーション手順

1. プロジェクト作成
2. .vファイル登録（RAMを自作モデル→メガファンクション出力モデルに差し替え）
3. コンパイル
4. Start Simulation
5. Librariesタグで altera_mf_ver をロード ※１
6. Designタグで所望のデザインを選択後 OKボタン

※１ メガファンクション作成時、EDAツールでファンクションシミュレーションする場合に必要なシミュレーションライブラリが表示される。